Fortschrittliche Verpackungen sind eines der technologischen Highlights der „More than Moore“-Ära.Da es immer schwieriger und teurer wird, Chips an jedem Prozessknoten zu miniaturisieren, packen Ingenieure mehrere Chips in fortschrittliche Gehäuse, damit sie sich nicht mehr darum bemühen müssen, sie zu verkleinern.Dieser Artikel bietet eine kurze Einführung in die zehn häufigsten Begriffe, die in der fortschrittlichen Verpackungstechnologie verwendet werden.
2,5D-Pakete
Das 2,5D-Gehäuse ist eine Weiterentwicklung der herkömmlichen 2D-IC-Gehäusetechnologie und ermöglicht eine feinere Linien- und Platzausnutzung.In einem 2,5D-Gehäuse werden nackte Dies gestapelt oder nebeneinander auf einer Interposerschicht mit Silizium-Durchkontaktierungen (TSVs) platziert.Die Basis- oder Interposer-Schicht sorgt für die Konnektivität zwischen den Chips.
Das 2,5D-Gehäuse wird typischerweise für High-End-ASICs, FPGAs, GPUs und Speicherwürfel verwendet.2008 teilte Xilinx seine großen FPGAs in vier kleinere Chips mit höherer Ausbeute auf und verband diese mit der Silizium-Interposer-Schicht.So wurden 2.5D-Pakete geboren, die schließlich weithin für die Integration von High-Bandwidth-Memory-Prozessoren (HBM) verwendet wurden.
Diagramm eines 2,5D-Pakets
3D-Verpackung
In einem 3D-IC-Gehäuse werden Logikchips zusammen oder mit Speicherchips gestapelt, sodass keine großen System-on-Chips (SoCs) gebaut werden müssen.Die Chips sind durch eine aktive Interposer-Schicht miteinander verbunden, während 2,5D-IC-Gehäuse leitfähige Bumps oder TSVs verwenden, um Komponenten auf der Interposer-Schicht zu stapeln, während 3D-IC-Gehäuse mehrere Schichten von Siliziumwafern mithilfe von TSVs mit Komponenten verbinden.
Die TSV-Technologie ist die Schlüsseltechnologie sowohl für 2,5D- als auch für 3D-IC-Gehäuse, und die Halbleiterindustrie nutzt HBM-Technologie zur Herstellung von DRAM-Chips in 3D-IC-Gehäusen.
Eine Querschnittsansicht des 3D-Gehäuses zeigt, dass die vertikale Verbindung zwischen Siliziumchips durch metallische Kupfer-TSVs erreicht wird.
Chiplet
Chiplets sind eine weitere Form der 3D-IC-Verpackung, die die heterogene Integration von CMOS- und Nicht-CMOS-Komponenten ermöglicht.Mit anderen Worten handelt es sich um kleinere SoCs, auch Chiplets genannt, und nicht um große SoCs in einem Gehäuse.
Die Aufteilung eines großen SoC in immer kleinere Chips bietet höhere Erträge und niedrigere Kosten als ein einzelner Bare-Chip.Mithilfe von Chiplets können Entwickler ein breites Spektrum an geistigem Eigentum nutzen, ohne darüber nachdenken zu müssen, welchen Prozessknoten sie verwenden und welche Technologie sie für die Herstellung verwenden sollen.Für die Herstellung des Chips können sie eine breite Palette von Materialien verwenden, darunter Silizium, Glas und Laminate.
Chiplet-basierte Systeme bestehen aus mehreren Chiplets auf einer Zwischenschicht
Pakete auffächern
Bei einem Fan-Out-Gehäuse wird die „Verbindung“ von der Oberfläche des Chips aufgefächert, um mehr externe I/O bereitzustellen.Es verwendet ein Epoxidharz-Formmaterial (EMC), das vollständig in den Chip eingebettet ist, wodurch Prozesse wie Wafer-Bumping, Flussmittel, Flip-Chip-Montage, Reinigung, Bodenspritzen und Aushärten überflüssig werden.Daher ist auch keine Zwischenschicht erforderlich, was die heterogene Integration erheblich erleichtert.
Die Fan-out-Technologie bietet ein kleineres Gehäuse mit mehr I/O als andere Gehäusetypen und war 2016 der Technologie-Star, als Apple die Verpackungstechnologie von TSMC nutzen konnte, um seinen 16-nm-Anwendungsprozessor und mobilen DRAM in einem einzigen Gehäuse für das iPhone zu integrieren 7.
Fan-Out-Verpackung
Fan-Out Wafer Level Packaging (FOWLP)
Die FOWLP-Technologie ist eine Verbesserung des Wafer-Level-Packaging (WLP), die mehr externe Verbindungen für Siliziumchips bietet.Dabei wird der Chip in ein Epoxid-Formmaterial eingebettet und anschließend eine hochdichte Umverteilungsschicht (RDL) auf der Waferoberfläche aufgebaut und Lotkugeln aufgetragen, um einen wiederhergestellten Wafer zu bilden.
FOWLP bietet eine große Anzahl von Verbindungen zwischen dem Gehäuse und der Anwendungsplatine, und da das Substrat größer als der Chip ist, ist der Chipabstand tatsächlich entspannter.
Beispiel eines FOWLP-Pakets
Heterogene Integration
Durch die Integration verschiedener separat hergestellter Komponenten in übergeordnete Baugruppen können die Funktionalität erhöht und die Betriebseigenschaften verbessert werden, sodass Hersteller von Halbleiterkomponenten funktionale Komponenten mit unterschiedlichen Prozessabläufen in einer einzigen Baugruppe kombinieren können.
Heterogene Integration ähnelt System-in-Package (SiP), kombiniert jedoch nicht mehrere Bare-Chips auf einem einzigen Substrat, sondern mehrere IPs in Form von Chiplets auf einem einzigen Substrat.Die Grundidee der heterogenen Integration besteht darin, mehrere Komponenten mit unterschiedlichen Funktionen in einem Paket zu vereinen.
Einige technische Bausteine der heterogenen Integration
HBM
HBM ist eine standardisierte Stack-Speichertechnologie, die Kanäle mit hoher Bandbreite für Daten innerhalb eines Stacks und zwischen Speicher und logischen Komponenten bereitstellt.HBM-Pakete stapeln Speicherchips und verbinden sie über TSV miteinander, um mehr I/O und Bandbreite zu schaffen.
HBM ist ein JEDEC-Standard, der mehrere Schichten von DRAM-Komponenten zusammen mit Anwendungsprozessoren, GPUs und SoCs vertikal in ein Paket integriert.HBM wird hauptsächlich als 2,5D-Paket für High-End-Server und Netzwerkchips implementiert.Die HBM2-Version behebt nun die Kapazitäts- und Taktratenbeschränkungen der ersten HBM-Version.
HBM-Pakete
Zwischenschicht
Die Interposer-Schicht ist die Leitung, durch die die elektrischen Signale vom Multi-Chip-Bare-Chip oder der Multi-Chip-Platine im Gehäuse weitergeleitet werden.Es handelt sich um die elektrische Schnittstelle zwischen den Buchsen oder Anschlüssen, die es ermöglicht, die Signale weiter zu übertragen und auch mit anderen Buchsen auf der Platine zu verbinden.
Die Interposer-Schicht kann aus Silizium und organischen Materialien bestehen und fungiert als Brücke zwischen dem Multi-Die-Chip und der Platine.Silizium-Interposer-Schichten sind eine bewährte Technologie mit hoher Fine-Pitch-I/O-Dichte und TSV-Bildungsfähigkeiten und spielen eine Schlüsselrolle bei der 2,5D- und 3D-IC-Chip-Packung.
Typische Implementierung einer systempartitionierten Zwischenschicht
Umverteilungsschicht
Die Umverteilungsschicht enthält die Kupferverbindungen oder -ausrichtungen, die die elektrischen Verbindungen zwischen den verschiedenen Teilen des Gehäuses ermöglichen.Dabei handelt es sich um eine Schicht aus dielektrischem Metall- oder Polymermaterial, die im Gehäuse mit Bare-Chips gestapelt werden kann und so den I/O-Abstand großer Chipsätze verringert.Umverteilungsschichten sind zu einem integralen Bestandteil von 2,5D- und 3D-Gehäuselösungen geworden und ermöglichen es den darauf befindlichen Chips, über Zwischenschichten miteinander zu kommunizieren.
Integrierte Pakete mithilfe von Umverteilungsschichten
TSV
TSV ist eine wichtige Implementierungstechnologie für 2,5D- und 3D-Packaging-Lösungen und ein mit Kupfer gefüllter Wafer, der eine vertikale Verbindung durch den Silizium-Wafer-Chip ermöglicht.Es verläuft durch den gesamten Chip, um eine elektrische Verbindung herzustellen und den kürzesten Weg von einer Seite des Chips zur anderen zu bilden.
Von der Vorderseite des Wafers werden Durchgangslöcher oder Vias bis zu einer bestimmten Tiefe geätzt, der dann durch Aufbringen eines leitenden Materials (normalerweise Kupfer) isoliert und gefüllt wird.Sobald der Chip hergestellt ist, wird er von der Rückseite des Wafers aus gedünnt, um die Durchkontaktierungen und das auf der Rückseite des Wafers abgeschiedene Metall freizulegen und so die TSV-Verbindung fertigzustellen.
Zeitpunkt der Veröffentlichung: 07.07.2023